本文介紹基于Mentor Graphics Catapult工具的HLS（High LevelSynthesis，高層次綜合）硬件設計。

首先將簡單介紹高層次綜合在數字芯片流程中所處的層次、其獨特優勢等等；接著將介紹如何基于Catapult工具進行HLS設計，例如Catapult支持的數據類型、接口類型；最后將以RMD（RoughMode Decision，粗略模式估計）為例介紹如何實現寄存器、狀態機和RAM等硬件電路基本組件。

如圖表所示，數字芯片的硬件描述層級可以被粗略分為四個，從底向上依次是物理級(晶體管級)、門級、RTL（RegisterTransfer Level，寄存器傳輸級）級和系統級/算法級。隨著芯片復雜度（晶體管數量）的不斷提升，在較低層次上描述整個硬件設計變得難以實現。目前的數字芯片集中于在RTL級以Verilog/ System Verilog語言描述硬件電路，特殊情況下為了追求極致的性能可能會在門級/物理級進行電路設計。總體來說，主要依靠DC（DesignCompiler）， ICC（ICCompiler）這樣的EDA(ElectronicsDesign Automation，電子設計自動化)工具來實現硬件描述層次的降低。隨著EDA工具的不斷發展，在系統級/算法級使用C/C++/SystemC等高級語言描述硬件電路逐漸被廠商采納以提升硬件開發效率。即在DC和ICC前，再使用HLS的綜合器來實現硬件描述層次的降低。

HLS的出現，讓硬件描述層級再次提升，有利于降低硬件設計難度，減少硬件開發時間，讓開發人員可以更多關注系統級/算法級的設計。越高層次的優化往往能帶來更多的系統收益。但需注意，使用C等高級語言描述硬件電路本質仍是設計硬件，在寫相關代碼時仍需做到能估計出相關的硬件電路。在FPGA開發流程中，Vivado HLS是最常使用的HLS工具。而在ASIC開發流程中，Catapult是最常使用的。

HLS在設計和驗證方面都存在諸多優勢：

在設計方面，直接在算法級進行電路設計，有利于進行算法/架構探索。C/C++代碼開發后通過HLS+DC/FPGA快速得到硬件代價（面積/性能）的估計值。相同的設計源碼，通過更改循環展開/循環流水的參數能快速調整設計的吞吐率，進而在性能和面積之間輕松調整；通過調整HLS的時鐘周期約束，能快速調整設計所能達到的最高頻率。同一份代碼，能在多個平臺/場景間最大化復用。

在驗證方面，仿真C模型后能將其作為golden，和后續HLS生成的RTL代碼進行形式驗證，以及同步仿真，即RTL仿真時復用C仿真的測試用例。此外，在C模型層次仿真所需時間更少。

高層次綜合和DC綜合過程較為相似：用戶輸入設計源文件，設計約束和目標工藝庫等信息，HLS工具將自動分配硬件資源，根據延時信息和目標頻率將各個運算分配到各個時鐘周期里。HLS工具將自動插入時鐘和復位（同步復位/異步復位）。產生的RTL文件可以被用于后續的FPGA設計和ASIC設計。

Catapult有一系列EDA工具來輔助HLS設計：

在C模型（CMODEL）層次，可以使用C Design Checker來進行語法檢查和形式驗證分析；使用inFactStimulus來仿真C++/RTL，也可指定其他外部仿真工具如VCS；使用CCOVHLS-Aware Coverage來進行覆蓋率收集。

在CMODEL到RTL模型（VMODEL）轉換中，使用Catapult High-Level Synthesis生成高質量、功耗優化的RTL。

在VMODL層次，使用SLEC-HLS Formal進行C++和RTL的形式驗證檢查；使用SCVerify進行C-RTL同步仿真，復用相同的C測試用例。

在RTL設計中，以模塊（Module）為最小單元進行硬件設計。在CatapultHLS設計中，支持以函數（function）和類（Class）作為最小單元進行設計，HLS綜合工具將為其自動插入時鐘和復位。

Catapult HLS支持比特精度的數據類型ac_int, 通過設計位寬W 和符號標志位 S來定義信號。此外，其還支持定點數類型ac_fixed，在ac_int的基礎上新增整數位寬I。

Catapult HLS使用 ac_channel 來定義輸入端口和輸出端口的數據類型。若某端口只被讀取，則將其推導為輸入端口；若某端口只被寫入，則將其推導為輸出端口；若某端口既有讀取又有寫入，則會被推導為雙向端口。如需進行累加，建議使用中間變量來進行累加，累加結束后再將結果寫入，從而避免輸出端口被推導為雙向端口。

ac_channel 支持多種接口協議，輸入輸出默認類型為ccs_in_wait和ccs_out_wait，會自動維護ready和 valid，也可將其修改為最簡潔的ccs_in/ccs_out類型。

Catapult HLS支持循環展開，用面積換性能，如果迭代塊無數據依賴可以被完全展開。

Catapult HLS支持循環流水，也是用面積換性能，提升整體的吞吐率，并降低從輸入到輸出的延時。當存在數據依賴導致循環展開無法使用時，可以采用循環流水的方式優化。

對每個循環都可以指定其流水與否，II（InitInterval）確定了流水線的初始化間隔，即每隔幾個周期開啟一次新的數據迭代。

可以通過在源碼中加入諸如 #pragaunroll yes的指令來設置約束；也可以通過tcl指令在腳本中設置約束，諸如設置RMD的預測模塊（enc_rmd_pre）采用流水實現。

此外，還可以通過軟件的圖形界面來進行設置約束，即在各個綜合步驟（SynthesisTasks）中設置相關的約束。在圖形界面進行設置后，transcripthistory里會顯示對應的tcl 指令，可將其搜集起來匯總到腳本中，后續復用。修改源碼/配置后可以產生新的Solution，工具會顯示各個Solution的延時、吞吐、綜合面積和時序裕量。

以RMD模塊為例介紹HLS設計，其包含了控制、參考像素管理、幀內模式預測、殘差計算、SATD代價計算和模式排序與輸出等等子模塊。使用HLS實現各個子模塊，使用verilog進行頂層設計。RMD將流水處理4個PU，對每個PU會進行7種模式預測。流水線啟動延時為12個周期，后續4*7=28個周期逐漸出結果。

采用基于類的方式來實現模塊設計。定義__ENC_RMD_CTL_H__這個宏以避免多重編譯。define.h中定義了諸如塊尺寸和位寬的一些參數，以及封裝了一些常用的數據類型，比如AC_UINT(x)即 ac_int。使用#pragmahls_design top 指定頂層函數。使用const修飾一些常量參數，使用static來描述寄存器（registers），或者也可使用類的成員變量來描述registers，使用AC_UINT(x)來描述網線（wire）。

將狀態跳轉條件和輸出置于狀態變量（計數器 cnt_mod/pu，狀態機state）更新之前，即當前輸出與之前的輸入和狀態變量相關，摩爾型。

以Planar預測模式為例，其將根據上方、左方和左上方的參考像素來得到當前塊的預測值，pxl_t是封裝了ac_int<8,false>。對兩重循環使用#pragmahls_unroll yes進行循環展開。定義相應位寬的中間變量來記錄中間結果，避免被截斷。對于這類純計算函數，無需手動切流水級，工具將根據目標工藝和時鐘約束來自動調度，使得各個周期內的運算延時較為均勻。

在非頂層函數的接口中可以使用數組來簡化后續索引。為此，在頂層函數的輸入和輸出處需增加平面格式與多維數組格式的數據格式轉換，可使用slc和set_slc進行切片操作。

對于參考像素管理中需要使用到的行緩存，register實現時代價過大，傾向于使用ram實現。為此，1. 使用 static修飾該數組；2. 如果不需要將數組/ram初始化為0，則設置該數組的初始化類型為AC_VAL_DC，即 Don’tCare，以避免工具默認對ram進行初始化為0的操作，節省若干啟動周期。3. 在設置目標庫時增加相應的ram庫，如ccs_sample_mem。此外，可以通過tcl指令來指定某些數組的默認類型，例如將buf_hor_lin_rd 強制設置為Register類型。

審核編輯 ：李倩