2025年2月28日，西門子 EDA 將攜最新 Veloce proFPGA CS 系列原型驗(yàn)證平臺(tái)亮相2025玄鐵 RISC-V 生態(tài)大會(huì)。作為業(yè)內(nèi)首個(gè)基于 AMD Versal VP1902 自適應(yīng)計(jì)算芯片的商用原型驗(yàn)證解決方案，Veloce proFPGA CS 憑借其靈活的多 FPGA 擴(kuò)展能力、超高性能和智能化工具鏈，正在成為 RISC-V 生態(tài)開發(fā)者加速芯片設(shè)計(jì)驗(yàn)證的關(guān)鍵引擎。

大會(huì)亮點(diǎn)前瞻：

與專家零距離探索驗(yàn)證新范式

此次大會(huì)期間，西門子 EDA 將在展位設(shè)立“原型驗(yàn)證創(chuàng)新體驗(yàn)區(qū)”，為參會(huì)者提供三大核心價(jià)值：

技術(shù)講座：資深工程師揭秘 VeloceproFPGA CS 如何幫助完成超大規(guī)模驗(yàn)證，分享客戶成功案例

現(xiàn)場 Demo：基于6顆 VP1902 的 proFPGA CS 原型系統(tǒng)演示 RISC-V 多核異構(gòu)系統(tǒng)，展示自動(dòng)分割工具的高效性與精準(zhǔn)性

一對一咨詢：針對用戶當(dāng)前項(xiàng)目的痛點(diǎn)，提供定制化的原型驗(yàn)證方案建議

RISC-V 生態(tài)爆發(fā)下的驗(yàn)證痛點(diǎn)：

VeloceproFPGA CS 的破局之道

隨著 RISC-V 架構(gòu)在 AIoT、高性能計(jì)算、汽車電子等領(lǐng)域的廣泛應(yīng)用，芯片設(shè)計(jì)的復(fù)雜度呈指數(shù)級(jí)增長。傳統(tǒng)仿真工具受限于速度和容量，而多 FPGA 原型驗(yàn)證因其接近真實(shí)硬件的運(yùn)行速度，成為大規(guī)模芯片設(shè)計(jì)驗(yàn)證的剛需。如何實(shí)現(xiàn) FPGA 資源的動(dòng)態(tài)擴(kuò)展、解決多芯片間信號(hào)同步難題，并降低原型開發(fā)的門檻，依然是行業(yè)亟待突破的瓶頸。

Veloce proFPGA CS 系列直擊這一痛點(diǎn)。作為業(yè)界首個(gè)搭載 AMD Versal VP1902 自適應(yīng)計(jì)算芯片的商用平臺(tái)，其單顆芯片即可提供高達(dá)1,800萬邏輯單元等，而通過6顆 FPGA 的級(jí)聯(lián)擴(kuò)展，用戶可輕松應(yīng)對超大規(guī)模 SoC（如多核 RISC-V 處理器集群）原型驗(yàn)證的需求。VP1902 芯片獨(dú)特的自適應(yīng)計(jì)算架構(gòu)（ACAP）進(jìn)一步融合了可編程邏輯、AI 引擎和高速互聯(lián)，顯著提升原型驗(yàn)證需要的并行處理能力，尤其適合需要實(shí)時(shí)數(shù)據(jù)吞吐的 AI 加速器或 5G 基帶芯片等的驗(yàn)證場景。

VeloceproFPGA CS

三大核心優(yōu)勢：靈活、高效、智能

模塊化硬件架構(gòu)：覆蓋全場景驗(yàn)證需求

自動(dòng)化工具鏈：讓原型開發(fā)周期縮短50%

生態(tài)兼容性：無縫對接 RISC-V 開發(fā)環(huán)境

關(guān)于西門子 EDA Veloce

Veloce 是西門子 EDA 業(yè)界領(lǐng)先的硬件仿真加速與 FPGA 原型驗(yàn)證平臺(tái)，提供高性能、可擴(kuò)展的解決方案，支持從 IP 到系統(tǒng)級(jí)的芯片設(shè)計(jì)驗(yàn)證。其獨(dú)特的軟硬件協(xié)同優(yōu)化能力，加速 AI、5G、汽車等復(fù)雜 SoC 芯片的開發(fā)和驗(yàn)證，上市進(jìn)程。