英諾達(dá)（成都）電子科技有限公司隆重推出芯片設(shè)計(jì)早期RTL級(jí)功耗優(yōu)化工具—EnFortius RTL Power Explorer（ERPE），該工具可以高效、全面地在RTL設(shè)計(jì)階段進(jìn)行功耗優(yōu)化機(jī)會(huì)的分析和探索，幫助設(shè)計(jì)師最大程度地減少芯片的功耗。ERPE產(chǎn)品也即將在本月27、28號(hào)舉行的IIC Shanghai亮相，歡迎您在現(xiàn)場(chǎng)體驗(yàn)試用。

RTL階段功耗優(yōu)化：芯片能效提升的關(guān)鍵

在當(dāng)代大規(guī)模集成電路設(shè)計(jì)中，隨著芯片設(shè)計(jì)的復(fù)雜性指數(shù)級(jí)增加，使得功耗在整個(gè)IC設(shè)計(jì)流程中更加難以駕馭。功耗優(yōu)化在芯片設(shè)計(jì)階段考慮越早收益越高，相較于后期物理設(shè)計(jì)或制造階段，RTL層級(jí)的高抽象性為設(shè)計(jì)者提供了全局視角，使其能夠在微架構(gòu)層面系統(tǒng)性地消除冗余功耗，同時(shí)避免后期迭代中高昂的修正代價(jià)，顯著提升了設(shè)計(jì)中功耗收斂的效率。因此，RTL階段的功耗優(yōu)化已成為決定芯片能效與成本的核心環(huán)節(jié)。ERPE：基于深度可達(dá)性分析的功耗優(yōu)化利器

ERPE基于英諾達(dá)的精準(zhǔn)功耗分析技術(shù)，采用獨(dú)創(chuàng)的深度可達(dá)性分析（DRA，Deep Reachability Analysis）算法，專注于在RTL階段探索時(shí)鐘優(yōu)化的可能性，并通過(guò)內(nèi)設(shè)的邏輯優(yōu)化引擎完成門控使能信號(hào)（Clock Gating Enable）的邏輯優(yōu)化，向用戶提出功耗優(yōu)化的機(jī)會(huì)。

ERPE的核心優(yōu)勢(shì)在于其能夠在設(shè)計(jì)早期階段識(shí)別功耗優(yōu)化的關(guān)鍵點(diǎn)，從而避免后期設(shè)計(jì)迭代中的高昂成本。通過(guò)內(nèi)建核心算法的功耗分析和優(yōu)化建議，ERPE顯著提升了設(shè)計(jì)效率，助力實(shí)現(xiàn)低功耗的芯片設(shè)計(jì)目標(biāo)。這一工具的應(yīng)用，不僅推動(dòng)了RTL低功耗設(shè)計(jì)方法在使用EDA工具上的深入探索，也為各種工藝下的芯片功耗優(yōu)化提供了強(qiáng)有力的支持。

江蘇華創(chuàng)微系統(tǒng)有限公司的芯片項(xiàng)目負(fù)責(zé)人符青表示：“RTL階段的功耗優(yōu)化總是面臨諸多挑戰(zhàn)，不僅耗時(shí)費(fèi)力，而且效果有限。ERPE的引入徹底改變了這一現(xiàn)狀，顯著提高了功耗優(yōu)化效率。特別是在時(shí)鐘優(yōu)化和門控使能信號(hào)邏輯優(yōu)化方面，ERPE展現(xiàn)出了卓越的性能，可以大幅降低芯片功耗，同時(shí)縮短設(shè)計(jì)周期”。

英諾達(dá)的董事長(zhǎng)、CEO王琦博士表示：“我們深知，在RTL階段就進(jìn)行高效的功耗分析和優(yōu)化，對(duì)于提升芯片能效、降低成本具有至關(guān)重要的作用。ERPE是我們?cè)诘凸脑O(shè)計(jì)領(lǐng)域邁出的又一重要一步，凝聚了英諾達(dá)團(tuán)隊(duì)多年的技術(shù)積累和創(chuàng)新智慧。我們相信，ERPE將為廣大芯片設(shè)計(jì)師提供一個(gè)強(qiáng)有力的工具，幫助他們更加高效、便捷地實(shí)現(xiàn)功耗優(yōu)化目標(biāo)”。

隨著ERPE的發(fā)布，英諾達(dá)進(jìn)一步完善了其在低功耗設(shè)計(jì)領(lǐng)域的產(chǎn)品布局。EnFortius凝鋒低功耗設(shè)計(jì)系列目前已推出了4款工具，覆蓋芯片架構(gòu)設(shè)計(jì)、前端設(shè)計(jì)、驗(yàn)證、邏輯實(shí)現(xiàn)及物理實(shí)現(xiàn)等全流程，為客戶提供從設(shè)計(jì)到實(shí)現(xiàn)的完整低功耗解決方案。

ERPE技術(shù)亮點(diǎn)在芯片設(shè)計(jì)中，時(shí)鐘門控技術(shù)已經(jīng)被廣泛地應(yīng)用以降低整體功耗， 然而傳統(tǒng)的綜合工具只是根據(jù)組合電路結(jié)構(gòu)對(duì)寄存器插入時(shí)鐘門控邏輯（combinational clock gating），無(wú)法通過(guò)分析時(shí)序結(jié)構(gòu)來(lái)識(shí)別更深層潛在的時(shí)鐘門控機(jī)會(huì)。而ERPE采用了多種技術(shù)策略可以在RTL階段發(fā)現(xiàn)時(shí)序時(shí)鐘門控邏輯（sequential clock gating），估算采用該時(shí)鐘門控邏輯帶來(lái)的功耗收益，打印出詳細(xì)的報(bào)告供RTL設(shè)計(jì)師選擇最有效的電路優(yōu)化策略，該報(bào)告不僅清晰地展示了不同時(shí)鐘門控策略的功耗節(jié)省潛力，還將指出電路性能、面積和時(shí)序等多維度指標(biāo)，幫助設(shè)計(jì)師快速?zèng)Q策最優(yōu)的功耗優(yōu)化方案。

可觀測(cè)性驅(qū)動(dòng)時(shí)鐘門控優(yōu)化（ODCG）技術(shù)通過(guò)分析寄存器輸出在下游電路中不可觀察（即不被使用）的條件，并利用這些條件來(lái)提取新的時(shí)鐘門控使能信號(hào)或?qū)σ延械臅r(shí)鐘門控信號(hào)進(jìn)行增強(qiáng)，從而在不影響電路功能的前提下盡可能降低功耗。

穩(wěn)定信號(hào)驅(qū)動(dòng)時(shí)鐘門控（SDCG）技術(shù)通過(guò)分析寄存器輸入端的上游邏輯，找出那些輸入長(zhǎng)期穩(wěn)定不變的條件，并據(jù)此條件提取新的時(shí)鐘門控使能信號(hào)或?qū)σ延械臅r(shí)鐘門控信號(hào)進(jìn)行增強(qiáng)，以減少不必要的寄存器時(shí)鐘翻轉(zhuǎn)，從而降低功耗。

ERPE的DRA算法可以最大程度探索ODCG與SDCG的可能性，然后通過(guò)內(nèi)設(shè)的邏輯優(yōu)化引擎完成這兩類門控使能信號(hào)的邏輯優(yōu)化，并自動(dòng)生成新的時(shí)鐘門控邏輯代碼，大大降低了設(shè)計(jì)師修改RTL的難度。最后，工具可利用內(nèi)建RTL功耗分析引擎報(bào)告出每個(gè)ODCG和SDCG所帶來(lái)的功耗收益。

關(guān)于英諾達(dá)

英諾達(dá)（成都）電子科技有限公司是一家由行業(yè)頂尖資深人士創(chuàng)立的本土EDA企業(yè)，公司堅(jiān)持以客戶需求為導(dǎo)向，幫助客戶實(shí)現(xiàn)價(jià)值最大化，為中國(guó)半導(dǎo)體產(chǎn)業(yè)提供卓越的EDA解決方案。公司的長(zhǎng)期目標(biāo)是通過(guò)EDA工具的研發(fā)和上云實(shí)踐，參與國(guó)產(chǎn)EDA完整工具鏈布局并探索適合中國(guó)國(guó)情的工業(yè)軟件上云的路徑與模式，賦能半導(dǎo)體產(chǎn)業(yè)高質(zhì)量發(fā)展。公司的主營(yíng)業(yè)務(wù)包括：EDA軟件研發(fā)、IC設(shè)計(jì)云解決方案以及IC設(shè)計(jì)服務(wù)。