概述
AD9572是一款多輸出時鐘發(fā)生器，具有兩個片內(nèi)PLL內(nèi)核，針對包括以太網(wǎng)接口的光纖通道線路卡應(yīng)用進(jìn)行了優(yōu)化。整數(shù)N分頻PLL設(shè)計基于ADI公司成熟的高性能、低抖動頻率合成器系列，可實現(xiàn)網(wǎng)絡(luò)的較高性能。這款器件也適合相位噪聲和抖動要求嚴(yán)格的其它應(yīng)用。
數(shù)據(jù)表：*附件：AD9572光纖通道 以太網(wǎng)時鐘發(fā)生器IC，PLL內(nèi)核，分頻器，7路時鐘輸出技.pdf

PLL部分由低噪聲鑒頻鑒相器(PFD)、精密電荷泵(CP)、低相位噪聲壓控振蕩器(VCO)、預(yù)編程的反饋分頻器和輸出分頻器組成。通過將一個外部晶振或參考時鐘連接到REFCLK引腳，可以將最高156.25 MHz的頻率鎖定至輸入?yún)⒖肌Ｃ總€輸出分頻比和反饋分頻比針對所要求的輸出速率進(jìn)行預(yù)編程。

第二個PLL也用作整數(shù)N分頻頻率合成器，并驅(qū)動兩個LVPECL或LVDS輸出緩沖器以支持106.25 MHz頻率。無需外部環(huán)路濾波器，從而節(jié)省寶貴的設(shè)計時間和電路板空間。

AD9572提供40引腳6 mm × 6 mm、LFCSP封裝，可以采用3.3 V單電源供電。溫度范圍為?40°C至+85°C。

應(yīng)用

• 光纖通道線路卡、交換機和路由器
• 支持千兆以太網(wǎng)/PCIe
• 低抖動、低相位噪聲時鐘產(chǎn)生

特性

• 完全集成的雙VCO/PLL內(nèi)核
  均方根抖動：167 fs（0.637 MHz至10 MHz，
  106.25 MHz）
  均方根抖動：178 fs（1.875 MHz至20 MHz，
  156.25 MHz）
• 均方根抖動：418 fs（12 kHz至20 MHz，
  125 MHz輸入晶振或25 MHz時鐘頻率）
• 針對106.25 MHz、156.25 MHz、33.33 MHz、100 MHz、125 MHz提供預(yù)設(shè)分頻比
• 可選擇LVPECL或LVDS輸出格式
• 集成環(huán)路濾波器
• 參考時鐘輸出副本
• 通過綁定引腳配置速率
• 節(jié)省空間的6 mm × 6 mm、40引腳LFCSP封裝
• 功耗：0.71 W（LVDS工作方式）
• 功耗：1.07 W（LVPECL工作方式）
• 3.3 V 工作電壓

框圖

時序圖

引腳配置描述

操作理論
圖17展示了AD9572的框圖。該芯片集成了雙PLL核心，這些核心經(jīng)配置可生成網(wǎng)絡(luò)應(yīng)用所需的特定時鐘頻率，無需任何用戶編程。這基于亞德諾半導(dǎo)體成熟的合成器技術(shù)，以卓越的相位噪聲性能著稱。AD9572集成度高，包含環(huán)路濾波器、電源噪聲抑制調(diào)節(jié)器，以及所有必要的分頻器和多種輸出緩沖器格式，還帶有一個晶體振蕩器。用戶只需提供一個25MHz參考時鐘或外部晶體，即可實現(xiàn)完整的線路卡時鐘解決方案，無需任何處理器干預(yù)。此外，還提供一個25MHz參考時鐘源。

LVDS和LVPECL輸出的簡化等效電路分別如圖18和圖19所示。
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差分輸出在出廠時已編程為LVPECL或LVDS格式，可根據(jù)需求選擇任一模式。

CMOS驅(qū)動器相比差分輸出往往會產(chǎn)生更多噪聲，因此，33.33MHz輸出引腳（引腳21和引腳22）與差分輸出引腳的距離會影響抖動性能。基于此，當(dāng)FREQSEL = 0時（即差分輸出產(chǎn)生125MHz頻率時），33MHz引腳可通過置位引腳37上的FORCE_LOW_OUT（見表16）強制為低電平。內(nèi)部下拉電阻使33.33MHz輸出在引腳未連接時也能正常工作。