在先進工藝節點半導體制造中，工藝和器件的變異性越來越不可忽視。在半導體制造的工藝站點，先進工藝控制（APC）已經廣泛應用于減小和優化工藝和器件變異性（批次間，晶圓間，芯片內），增加制造穩定性，減少制造成本。這些制造性變異同時也會影響晶圓良率和產品特性。晶圓級針測（Chip Probing）位于半導體制造工藝完成之后，能否在晶圓針測階段調整芯片電路特性，以便進一步抵御先進工藝中的制造性變異，成為芯片產品設計以及 DFY/DFT 良率提升設計的熱點之一。針對晶圓級針測中，在電路參數調整測試中應用 APC 原理，提出先進測試控制（ATC）理念，通過 ATC 算法優化傳統 CP 的參數調整測試，大大減少晶圓針測的時間和成本，保證了晶圓針測覆蓋率和產品良率。

1 引言

隨著工業及消費類電子對低功耗、高速度規格的需求提高，推動半導體工藝的摩爾定律持續演進（65 nm，40 nm，28 nm……）。器件尺寸持續微縮和性能的提升導致半導體制造工藝變異性（variation）管控和制造穩定性難度成倍增加，因此先進半導體產品的量產工藝窗口持續縮小正成為越來越大的挑戰，如圖 1 所示。

半導體制造中的工藝參數變異性是固有特性，光刻關鍵尺寸、薄膜厚度、器件摻雜濃度等工藝變異性大小，引起同一類器件參數分布變寬，如圖 2 所示。65 nm 下的晶體管飽和電流比 130 nm 工藝的同一溝道寬度尺寸下的飽和電流離散度明顯增加。這種工藝和器件的變異性會導致電路特性惡化甚至工作異常，對最終產品參數特性和良率產生直接影響[1]。

針對半導體制造工藝的固有變異性，半導體工業界在先進工藝節點普遍采用了 APC（Advanced Process Control）系統增加對工藝參數的控制。R2R 控制技術是半導體制造中廣泛運用的一種過程控制方法[2,3]， 減少重要工藝參數的制造變異性。

R2R（Run-to-Run）控制策略是針對間歇過程的基于模型的過程控制算法。在每個批次進行工藝過程前，根據歷史工藝過程信息和當前晶圓信息，更能控制模型，動態調整晶圓加工的最佳配方，減少批次間的變異。半導體制造的 APC 控制系統一般以 R2R 策略為主，結合傳統 SPC 管控和 FDC 技術，R2R 控制算法有指數加權平均移動方法（exponentially weighted moving average，EWMA)[4]，模型預測控制( model predictive control，MPC）等，綜合減少工藝制造變異性、降低成本、提升產品良率和生產效能。圖 3 表示 R2R 控制結構圖。

2 可編程 SoC 產品制造工藝和性能要求

高性能可編程 SoC 芯片（MCU、DSP、FPGA等）的應用場景越來越廣泛，用于制造可編程 SoC 芯片的嵌入式閃存工藝也成為半導體制造的特色工藝之一[5]。嵌入式閃存的穩定操作需要一系列模擬電路模塊來產生精確的模擬信號來保證閃存單元的正確操作和可靠性。 這些模擬信號包括：擦寫高壓、參考電壓、參考電流等。工藝變異性會嚴重影響模擬電路的精度和重復性。隨著閃存工藝的持續微縮，閃存單元的擦寫窗口持續縮小，對于閃存操作的模擬電路精確性也提出了越來越高的要求。

對于嵌入式閃存 SoC 產品，除了半導體制造工藝中普遍采用 APC 系統減少工藝和器件變異性外，通常在閃存操作需要的模擬電路也會增加了良率提升設計（DFY/DFT），預留閃存操作輔助電路參數的調整區間，可以適度應對半導體制造變異帶來的電路性能差異[6]。在晶圓級針測中通過自動測試機調整閃存工作的參數，以達到要求的閃存穩定操作條件。

以一個 55 nm 工藝上驗證過的某嵌入式閃存產品為例，電路設計中可以預留出 32 個調整檔位，按照每個檔位 0.07 V 進行調整，這個 DFY 設計可以補償目標范圍內±1.1 V 的電路特性制造性變異。傳統晶圓級測試中，都是針對每片晶圓、每個芯片單獨進行電路參數調整，從檔位邊界開始全范圍遍歷，尋找符合目標的最佳檔位，每個晶圓測試都是完全獨立進行，無法利用晶圓歷史基準數據，從而導致參數調整測試時間長，效率低下。

針對晶圓制造中存在批次間（lot to lot）， 晶圓間（wafer to wafer）以及芯片內部（Die to die）的制造性變異，本文提出了晶圓針測的 ATC 理念和基本算法實現，基于已測試晶圓和芯片的歷史產品特性數據進行分析，結合待測電路調整行為建模和預測，動態調整掃描邊界和算法，減少了參數調整測試時間，提升了晶圓針測效率。

3 晶圓級參數調整 ATC 算法

晶圓級測試 ATC 流程圖和組成元素可以簡單表示為圖 4 所示。

ATC 控制結構元素有下面幾組。

（1）電路參數調整目標和行為模型。一般模擬電路參數如高壓、參考電壓和電流的 DFY/DFT 設計，這些電路參數 P 的變化是調整檔位 x 的函數 f-(x)。 f-(x) 一般是單調的電路行為函數，此函數既可以呈線性或者非線性，通常在 DFY/DFT 設計階段可以仿真和預估；參數調整目標設定為 tar，調整到 tar 時的 x 可以用 f-1(tar)表示：x = f--1(tar)。

（2）電路參數調整基準模型和控制算法。本例中暫時不考慮批次間變異，將晶圓間和芯片內變異分成兩個反饋控制環，形成晶圓級針測的 ATC 參數調整自適應測試。電路參數調整模型和調整的檔位可以用公式（1）和公式（2）表示。

X-i,j = f--1i,j (tar) （1）

S i,j = X-i,j - X-0 + 1 （2）

式中 i 為當前調整測試晶圓，j 為當前調整芯片，X-0 為掃描起點開始開始，tar 為調整目標，X-i,j 為目標調整檔位，S i,j 為當前芯片的調整檔位數。

傳統參數調整的方法是全范圍參數掃描，及每個芯片的 X-0 的有效范圍都是 X-min ~ X-max。本文提出的電路參數調整算法中，X-0 不是一個固定值，而是一個動態更新的參考掃描起點 X-r。調整檔位 S i,j 和當前參考掃描起點 X r (i,j) 可以表示為公式（3）和公式（4）。

S i,j = X-i,j- X r (i,j)（3）

（4）

jmax 為每片晶圓上芯片總數，當前待測芯片參數調整起點為 X r (i,j) 是上一片晶圓調整完成時的掃描起點 Xr(i-1,max) 和當前 i 晶圓已調整的芯片 j-1 實際調整檔位 X i,j-1 等歷史特性參數經過 ATC 反饋計算的動態值。公式（4）中 A 為工藝變異性對批到批與芯片到芯片電路參數的影響的權重。

（3）參數 ATC 掃描起點 X r 更新。初始化遍歷參數和參數掃描邊界；

（4）參數遍歷算法控制器。基于參數調整的行為是否是線性、非線性，單調非單調，選擇最優算法：一般針對單調的電路行為選擇線性法遍歷或者二分法查找，其算法復雜度為參數最大調整檔位 X max 的函數 log2 (X max)。針對非單調電路行為，一般使用順序查找調整空間是否存在目標匹配。

（5）在參數調整遍歷過程中，通過自動測試機對電路參數檔位 k 進行設定， 并且實時量測,參數調整空間遍歷算法如圖 5 所示。若遍歷完成沒有發現符合調整目標的檔位， 則判斷參數調整失敗，分 Bin 并停止測試； 若發現符合目標的檔位，調整成功。

（6）原位記錄和反饋當前測試芯片的參數調整檔位 X-i,j 以及參數測量值 M-(k)，反饋供下一顆測試芯片進行參數調整約束條件更新。

（7）離線針對晶圓最優調整檔位和參數值進行 SPC 管控和分析，定期校正 ATC 參數調整模型中的權重因子 A。這也可以作為半導體生產線基準線漂移的一個指標之一。

4 晶圓級參數 ATC 測試算法實現和效能分析

為了簡單闡述 ATC 參數測試的理念，本文以一個即將進入量產的 55 nm 嵌入式閃存芯片的生產測試為例：此晶圓有 72 個驗證芯片晶圓，需要在晶圓級測試中調節閃存擦寫高壓到 4.5 V，此電荷泵的輸出高壓調節函數 Vout = f（x）調節范圍有 32 個檔位，所以 x 有0，1，2, 3 … 31 個有效離散值。傳統的參數掃描調整算法：每片晶圓總調整步數表示為 Stotal，掃描起點 x 從最小值固定值 Xmin 開始，每片晶圓總調整步數表示為公式（5）。

Stotal = ∑j Si,j = ∑jmaxj=1[ f i,j (tar) - Xmin +1 ] （5）

基于ATC 理念的參數調整算法總掃描步數可表示為公式（6）。

Stotal =∑j [X i,j - Xr(i,j)]

= ∑jmaxj=1[ f i,j (tar) - Xr (i,j) +1 ] （6）

根據圖 4 和圖 5 提出的晶圓級電性參數 ATC 反饋和調整算法，開發測試程式在某 55 nm 先進嵌入式閃存產品的擦寫高壓參數調整測試進行了試驗。一片晶圓按照傳統非 ATC 調整測試后的最終檔位分布如圖 6 以及圖 7 所示。按照參數調整目標，最終此高壓參數正確調整后檔位集中在中位值 20，最大的檔位為 25， 最小的檔位為 18，如表 1 所示。

按照公式（5）和公式（6），在實驗晶圓上傳統參數調整方法和測試開銷為 1 487 步， 而基于 ATC 算法調整的測試開銷為 249 步，同比節省 1 238 步，節省比率達 83%，如表 2 所示。

在同等晶圓針測條件下，參數調整步數的減少可直接等效于單位測試時間的減少。 因此 ATC 理念的參數調整測試的效能較傳統測試方法將顯著提升。在大規模量產測試的情況下，產品模擬參數的調整測試有多個項目，在保證晶圓測試參數調整精度和覆蓋率前提下，晶圓測試的時間的減少和測試成本的降低將是非常可觀的。

5 結語

本文提出了一種晶圓級 ATC 測試理念并應用到先進混合信號芯片的大規模生產針測，同時提出了基本的 ATC 基本組成元素和實現算法。此算法在業界主流的測試平臺上進行 CP 針測程式的開發和驗證，參數調整的覆蓋率和正確率在研發和生產過程中得到了良好反饋。

先進混合信號 SoC 芯片持續隨著摩爾定律演進， 芯片的制造變異性對產品良率的影響越來越不可忽視。前端制造 APC 和晶圓針測 ATC 同時應用，對于先進工藝良率提升和可制造性的增強，將會發揮越來越大的作用。