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      FPGA設(shè)計論壇

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      FPGA調(diào)試方式之VIO/ILA的使用

      在Vivado中，VIO（Virtual Input/Output）是一種用于調(diào)試和測試FPGA設(shè)計....
      的頭像 FPGA設(shè)計論壇 發(fā)表于 06-09 09:32 ?531次閱讀
      FPGA調(diào)試方式之VIO/ILA的使用

      基于MATLAB實現(xiàn)FM調(diào)制解調(diào)

      首先FM調(diào)制時屬于非線性調(diào)制中的一種，常見的非線性調(diào)制時FM(頻率調(diào)制)，PM(相位)調(diào)制。
      的頭像 FPGA設(shè)計論壇 發(fā)表于 06-06 11:02 ?357次閱讀
      基于MATLAB實現(xiàn)FM調(diào)制解調(diào)

      詳解ADC電路的靜態(tài)仿真和動態(tài)仿真

      ADC電路主要存在靜態(tài)仿真和動態(tài)仿真兩類仿真，針對兩種不同的仿真，我們存在不同的輸入信號和不同的數(shù)據(jù)....
      的頭像 FPGA設(shè)計論壇 發(fā)表于 06-05 10:19 ?495次閱讀
      詳解ADC電路的靜態(tài)仿真和動態(tài)仿真

      基于FPGA的DVP接口實現(xiàn)

      DVP接口（Digital Video Port）是一種用于數(shù)字視頻傳輸?shù)牟⑿薪涌冢Ｒ娪谇度胧较到y(tǒng)....
      的頭像 FPGA設(shè)計論壇 發(fā)表于 06-04 09:18 ?389次閱讀
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      基于FPGA搭建神經(jīng)網(wǎng)絡(luò)的步驟解析

      本文的目的是在一個神經(jīng)網(wǎng)絡(luò)已經(jīng)通過python或者M(jìn)ATLAB訓(xùn)練好的神經(jīng)網(wǎng)絡(luò)模型，將訓(xùn)練好的模型的....
      的頭像 FPGA設(shè)計論壇 發(fā)表于 06-03 15:51 ?299次閱讀
      基于FPGA搭建神經(jīng)網(wǎng)絡(luò)的步驟解析

      JESD204B IP核的配置與使用

      物理層的位置，一種是物理層在JESD204 IP里；另外一種是物理層在JESD204 IP外部，需要....
      的頭像 FPGA設(shè)計論壇 發(fā)表于 05-24 15:05 ?480次閱讀
      JESD204B IP核的配置與使用

      基于FPGA的AM調(diào)制系統(tǒng)設(shè)計方案

      本系統(tǒng)由FPGA、串口屏、DAC模塊和AD831組成。FPGA通過調(diào)用宏功能模塊NCO，按照輸入時鐘....
      的頭像 FPGA設(shè)計論壇 發(fā)表于 05-23 09:45 ?575次閱讀
      基于FPGA的AM調(diào)制系統(tǒng)設(shè)計方案

      一文詳解頻率合成技術(shù)

      一般是以高穩(wěn)定度參考源比如晶振所產(chǎn)生的頻率信號作為基準(zhǔn)，經(jīng)過必要的的加減乘除運算(對不同信號混頻可以....
      的頭像 FPGA設(shè)計論壇 發(fā)表于 05-20 14:05 ?676次閱讀
      一文詳解頻率合成技術(shù)

      相位累加器的實現(xiàn)原理

      標(biāo)題中所提到的DDS,我感覺這兩個放一起也可以，因為DDS的核心思想就是使用的相位累加器。那么這玩意....
      的頭像 FPGA設(shè)計論壇 發(fā)表于 05-16 13:56 ?253次閱讀
      相位累加器的實現(xiàn)原理

      FPGA的定義和基本結(jié)構(gòu)

      FPGA 的全稱為 Field-Programmable Gate Array，即現(xiàn)場可編程門陣列。....
      的頭像 FPGA設(shè)計論壇 發(fā)表于 05-15 16:39 ?847次閱讀
      FPGA的定義和基本結(jié)構(gòu)

      SVA斷言的用法教程

      SVA是System Verilog Assertion的縮寫，即用SV語言來描述斷言。斷言是對設(shè)計....
      的頭像 FPGA設(shè)計論壇 發(fā)表于 05-15 11:39 ?344次閱讀
      SVA斷言的用法教程

      跨異步時鐘域處理方法大全

      該方法只用于慢到快時鐘域的1bit信號傳遞。在Xilinx器件中，可以使用(* ASYNC_REG ....
      的頭像 FPGA設(shè)計論壇 發(fā)表于 05-14 15:33 ?442次閱讀
      跨異步時鐘域處理方法大全

      Xilinx Shift RAM IP概述和主要功能

      Xilinx Shift RAM IP 是 AMD Xilinx 提供的一個 LogiCORE IP....
      的頭像 FPGA設(shè)計論壇 發(fā)表于 05-14 09:36 ?229次閱讀

      芯片設(shè)計之握手協(xié)議

      本文主要介紹握手的基本概念，讀者可通過該篇文章對握手有個基本概念。
      的頭像 FPGA設(shè)計論壇 發(fā)表于 05-14 09:16 ?330次閱讀
      芯片設(shè)計之握手協(xié)議

      AXI協(xié)議規(guī)范總結(jié)

      寫數(shù)據(jù)通道從主設(shè)備傳輸數(shù)據(jù)到從設(shè)備，在寫傳輸時，從設(shè)備使用寫響應(yīng)通道通知主設(shè)備傳輸完成。
      的頭像 FPGA設(shè)計論壇 發(fā)表于 05-12 09:44 ?1439次閱讀
      AXI協(xié)議規(guī)范總結(jié)

      vivado IP核cordic中sin和cos的計算

      Architectural Configuration選擇為并行模式，具有單周期數(shù)據(jù)吞吐量和較大的硅....
      的頭像 FPGA設(shè)計論壇 發(fā)表于 05-03 18:16 ?521次閱讀
      vivado IP核cordic中sin和cos的計算

      verilog模塊的調(diào)用、任務(wù)和函數(shù)

      在做模塊劃分時，通常會出現(xiàn)這種情形，某個大的模塊中包含了一個或多個功能子模塊，verilog是通過模....
      的頭像 FPGA設(shè)計論壇 發(fā)表于 05-03 10:29 ?536次閱讀
      verilog模塊的調(diào)用、任務(wù)和函數(shù)

      在Vivado調(diào)用MIG產(chǎn)生DDR3的問題解析

      下面是調(diào)用的DDR3模塊的，模塊的倒數(shù)第二行是，模塊的時鐘輸入，時鐘源來自PLL產(chǎn)生的系統(tǒng)時鐘的倍頻....
      的頭像 FPGA設(shè)計論壇 發(fā)表于 05-03 10:21 ?466次閱讀
      在Vivado調(diào)用MIG產(chǎn)生DDR3的問題解析

      Vivado 2018.3軟件的使用教程

      大家好，歡迎來到至芯科技FPGA煉獄營地，準(zhǔn)備開啟我們的偉大征程！正所謂“兵馬未動，糧草先行”，戰(zhàn)前....
      的頭像 FPGA設(shè)計論壇 發(fā)表于 04-30 14:14 ?702次閱讀
      Vivado 2018.3軟件的使用教程

      FPGA EDA軟件的位流驗證

      位流驗證，對于芯片研發(fā)是一個非常重要的測試手段，對于純軟件開發(fā)人員，最難理解的就是位流驗證。在FPG....
      的頭像 FPGA設(shè)計論壇 發(fā)表于 04-25 09:42 ?643次閱讀
      FPGA EDA軟件的位流驗證

      Xilinx Ultrascale系列FPGA的時鐘資源與架構(gòu)解析

      Ultrascale是賽靈思開發(fā)的支持包含步進(jìn)功能的增強(qiáng)型FPGA架構(gòu)，相比7系列的28nm工藝，U....
      的頭像 FPGA設(shè)計論壇 發(fā)表于 04-24 11:29 ?778次閱讀
      Xilinx Ultrascale系列FPGA的時鐘資源與架構(gòu)解析

      FPGA時序約束之設(shè)置時鐘組

      Vivado中時序分析工具默認(rèn)會分析設(shè)計中所有時鐘相關(guān)的時序路徑，除非時序約束中設(shè)置了時鐘組或fal....
      的頭像 FPGA設(shè)計論壇 發(fā)表于 04-23 09:50 ?329次閱讀
      FPGA時序約束之設(shè)置時鐘組

      Verilog仿真事件中的延時分析

      在實際電路中存在兩種延遲，慣性延遲 (Inertial delay) 和傳導(dǎo)延遲 (Transpor....
      的頭像 FPGA設(shè)計論壇 發(fā)表于 04-18 09:54 ?298次閱讀
      Verilog仿真事件中的延時分析

      ZYNQ FPGA的PS端IIC設(shè)備接口使用

      zynq系列中的FPGA，都會自帶兩個iic設(shè)備，我們直接調(diào)用其接口函數(shù)即可運用。使用xilinx官....
      的頭像 FPGA設(shè)計論壇 發(fā)表于 04-17 11:26 ?953次閱讀
      ZYNQ FPGA的PS端IIC設(shè)備接口使用

      Vivado HLS設(shè)計流程

      為了盡快把新產(chǎn)品推向市場，數(shù)字系統(tǒng)的設(shè)計者需要考慮如何加速設(shè)計開發(fā)的周期。設(shè)計加速主要可以從“設(shè)計的....
      的頭像 FPGA設(shè)計論壇 發(fā)表于 04-16 10:43 ?620次閱讀
      Vivado HLS設(shè)計流程

      RISC-V五級流水線CPU設(shè)計

      本文實現(xiàn)的CPU是一個五級流水線的精簡版CPU(也叫PCPU，即pipeline)，包括IF(取指令....
      的頭像 FPGA設(shè)計論壇 發(fā)表于 04-15 09:46 ?481次閱讀
      RISC-V五級流水線CPU設(shè)計

      在testbench中如何使用阻塞賦值和非阻塞賦值

      本文詳細(xì)闡述了在一個testbench中，應(yīng)該如何使用阻塞賦值與非阻塞賦值。首先說結(jié)論，建議在tes....
      的頭像 FPGA設(shè)計論壇 發(fā)表于 04-15 09:34 ?561次閱讀
      在testbench中如何使用阻塞賦值和非阻塞賦值

      Verilog編寫規(guī)范

      用最右邊的字符下劃線代表低電平有效,高電平有效的信號不得以下劃線表示,短暫的有效信號建議采用高電平有....
      的頭像 FPGA設(shè)計論壇 發(fā)表于 04-11 09:36 ?287次閱讀

      DDR3 SDRAM配置教程

      DDR3 SDRAM(Double-Data-Rate ThreeSynchronous Dynam....
      的頭像 FPGA設(shè)計論壇 發(fā)表于 04-10 09:42 ?2367次閱讀
      DDR3 SDRAM配置教程

      基于FPGA的FIFO實現(xiàn)

      FIFO(First in First out)為先進(jìn)先出隊列，具有存儲功能，可用于不同時鐘域間傳輸....
      的頭像 FPGA設(shè)計論壇 發(fā)表于 04-09 09:55 ?487次閱讀
      基于FPGA的FIFO實現(xiàn)
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